The largest modeled gain does not come from a faster channel. It comes from moving compute and memory closer together. Against 2D computing with off-chip memory, the energy-times-delay improvement reaches 11.4 times. Think of adding tightly connected floors instead of stretching one factory across a larger site.
La mayor mejora modelada no proviene de un canal más rápido. Proviene de acercar el cómputo y la memoria. Frente al cómputo 2D con memoria externa, la mejora de energía por demora alcanza 11,4 veces. Es como añadir pisos estrechamente conectados en vez de extender una fábrica por un terreno mayor.
Stacking only works if the upper floors can be built without damaging those below. This demonstration formed 62,500 vertical connections per square millimetre below 200 °C. It also reduced device separation to 50 nm. That makes dense, low-temperature assembly physically credible.
El apilamiento solo funciona si los pisos superiores pueden construirse sin dañar los inferiores. Esta demostración formó 62.500 conexiones verticales por milímetro cuadrado por debajo de 200 °C. También redujo la separación entre dispositivos a 50 nm. Eso vuelve físicamente creíble el ensamblaje denso y de baja temperatura.
The attraction of vertical design is that it can improve two constraints at once. One commercial-technology study modeled Cortex processors running 20% and 21% faster. Another modeled energy reductions of 39% and 41%. These are design results, but they show why shorter connections command so much attention.
El atractivo del diseño vertical es que puede mejorar dos restricciones a la vez. Un estudio con tecnología comercial modeló procesadores Cortex un 20% y un 21% más rápidos. Otro modeló reducciones de energía del 39% y el 41%. Son resultados de diseño, pero muestran por qué las conexiones más cortas atraen tanta atención.
Conventional TSV connections consume space that atomically thin tiers can potentially avoid. An IEEE analysis estimated more than ten times the integration density. That is the upside case, not a production result. The estimate remains contested because the audit could not independently confirm it.
Las conexiones TSV convencionales ocupan espacio que los niveles atómicamente delgados podrían evitar. Un análisis de IEEE estimó más de diez veces la densidad de integración. Ese es el escenario favorable, no un resultado productivo. La estimación sigue en disputa porque la auditoría no pudo confirmarla de forma independiente.
A 300 mm wafer is the language of modern semiconductor manufacturing. In 2023, researchers demonstrated separate n-type and p-type device modules at that scale. By 2026, imec, ASML and TSMC reported a shared route for integrating both types. The progress is not a larger wafer, but a more complete process.
Una oblea de 300 mm es el lenguaje de la fabricación moderna de semiconductores. En 2023, los investigadores demostraron módulos separados de dispositivos tipo n y p a esa escala. Para 2026, imec, ASML y TSMC informaron una ruta común para integrar ambos tipos. El avance no es una oblea mayor, sino un proceso más completo.
This is what the transition from laboratory device to manufacturing process looks like. The repeating structures matter more than any single heroic transistor. The 2026 work combined complementary device types at a 50 nm contacted pitch on a 300 mm route. Repetition, alignment and compatibility are now the contest.
Así se ve la transición desde un dispositivo de laboratorio hasta un proceso de fabricación. Las estructuras repetitivas importan más que cualquier transistor heroico aislado. El trabajo de 2026 combinó tipos de dispositivo complementarios con un paso contactado de 50 nm en una ruta de 300 mm. La repetición, la alineación y la compatibilidad son ahora la competencia.
One fast device is not enough to build modern logic. The n-type and p-type sides must fit the same manufacturing geometry. In 2026, three material and polarity combinations reached a 50 nm contacted pitch. That is a lab-to-fab milestone, even though it is not yet production qualification.
Un dispositivo rápido no basta para construir lógica moderna. Los lados tipo n y p deben ajustarse a la misma geometría de fabricación. En 2026, tres combinaciones de material y polaridad alcanzaron un paso contactado de 50 nm. Es un hito del laboratorio a la fábrica, aunque todavía no equivale a calificación productiva.
A 2025 array result reported about 60 nm contacted pitch. The 2026 complementary integration reported 50 nm. The calculated change is exactly -16.666666666666664%. That comparison is useful as a benchmark, but it cannot be read as one process improving year over year.
Un resultado de matrices de 2025 informó un paso contactado cercano a 60 nm. La integración complementaria de 2026 informó 50 nm. El cambio calculado es exactamente un -16,666666666666664%. La comparación es útil como referencia, pero no puede interpretarse como la mejora anual de un mismo proceso.
The 2026 process reported that 94% of fabricated devices met its operating criterion. That moves the evidence beyond a few hand-picked devices. But operational yield is not qualified production yield. Lifetime, variability and process control still have to survive manufacturing standards.
El proceso de 2026 informó que el 94% de los dispositivos fabricados cumplió su criterio operativo. Eso lleva la evidencia más allá de unos pocos dispositivos seleccionados. Pero el rendimiento operativo no equivale al rendimiento productivo calificado. La vida útil, la variabilidad y el control del proceso aún deben superar los estándares de fabricación.
The roadmap number can create false precision. The cited 0.7 nm figure is a node designation, not one physical gate or pitch dimension. A 2022 review identified four unresolved areas. Later 300 mm testing also found added gate-edge stability problems as MoS2 devices scaled down to 18 nm gates.
La cifra de la hoja de ruta puede crear una precisión falsa. Los 0,7 nm citados son una denominación de nodo, no una única dimensión física de compuerta o paso. Una revisión de 2022 identificó cuatro áreas sin resolver. Pruebas posteriores de 300 mm también encontraron problemas adicionales de estabilidad en los bordes al escalar dispositivos de MoS2 hasta compuertas de 18 nm.
Memory is where 2D integration looks most complete. This chip paired a 2D NOR flash core with conventional CMOS control. Full-chip testing produced 94.34% yield. Testing the complete chip makes this stronger evidence than a yield reported only for isolated memory cells.
La memoria es donde la integración 2D parece más completa. Este chip combinó un núcleo flash NOR 2D con control CMOS convencional. Las pruebas del chip completo produjeron un rendimiento del 94,34%. Probar el chip completo ofrece evidencia más sólida que informar rendimiento solo para celdas de memoria aisladas.
A useful memory technology has to scale beyond a handful of cells. These MoS2 crossbars integrated as many as 2,048 memtransistors per array. Reported yield exceeded 92%. That combination of count and yield makes memory a more credible first application than wholesale logic replacement.
Una tecnología de memoria útil debe escalar más allá de unas pocas celdas. Estas matrices de MoS2 integraron hasta 2.048 memtransistores por matriz. El rendimiento informado superó el 92%. Esa combinación de cantidad y rendimiento vuelve a la memoria una primera aplicación más creíble que el reemplazo total de la lógica.
The scale is meaningful, but the wording matters. The source reports a 32 by 32 array with 1,024 monolayer MoS2 memory transistors. It describes wafer-scale material and fabrication, not a processor occupying an entire wafer.
La escala es significativa, pero la redacción importa. La fuente reporta una matriz de 32 por 32 con 1.024 transistores de memoria de MoS2 monocapa. Describe material y fabricación a escala de oblea, no un procesador que ocupe una oblea completa.
Hybrid memory shows what augmentation looks like in practice. Silicon remains in the system while MoS2 adds a vertical memory element. The device retained data for 6,000 seconds and accessed it in 5 ns. A proposed three-dimensional layout also modeled twice the integration density.
La memoria híbrida muestra cómo se ve el aumento en la práctica. El silicio permanece en el sistema mientras el MoS2 añade un elemento vertical de memoria. El dispositivo retuvo datos durante 6.000 segundos y accedió a ellos en 5 ns. Un diseño tridimensional propuesto también modeló el doble de densidad de integración.
The vertical idea has already crossed from component to system demonstration. Researchers integrated six layers containing transistors and memristors. The resulting monolithic system performed artificial-intelligence tasks. The paper did not quantify the claimed system reductions, so functionality is the defensible result.
La idea vertical ya pasó de componentes a una demostración de sistema. Los investigadores integraron seis capas con transistores y memristores. El sistema monolítico resultante realizó tareas de inteligencia artificial. El artículo no cuantificó las reducciones declaradas del sistema, por lo que el funcionamiento es el resultado defendible.
The replacement case is not fantasy. A self-aligned vertical MoS2 transistor produced more than 40 times the current of its control device. It also combined a sub-1 nm gate with a sub-50 nm channel. But the comparison is internal to one experiment, not a contest against leading production silicon.
El argumento del reemplazo no es una fantasía. Un transistor vertical autoalineado de MoS2 produjo más de 40 veces la corriente de su dispositivo de control. También combinó una compuerta inferior a 1 nm con un canal inferior a 50 nm. Pero la comparación es interna a un experimento, no una competencia contra el silicio productivo avanzado.
Commercial interest is not limited to replacing transistor channels. Black Semiconductor assembled a €254.4 million funding package for graphene interconnects. Most of it is a public-funding commitment supporting a seven-year project, not immediate cash. The 2026 pilot and 2031 mass-production targets remain plans without newer operational confirmation.
El interés comercial no se limita a reemplazar canales de transistor. Black Semiconductor reunió un paquete de financiación de 254,4 millones de euros para interconexiones de grafeno. La mayor parte es un compromiso de financiación pública para un proyecto de siete años, no efectivo inmediato. Los objetivos de planta piloto en 2026 y producción masiva en 2031 siguen siendo planes sin confirmación operativa más reciente.
There is no fixed date when the silicon road suddenly ends. IEEE projects continued geometric scaling to an 8 nm metal half-pitch in 2028, followed by more stacking from 2031. Imec expects silicon complementary FETs to carry its roadmap toward about 2035. That leaves room for simpler 2D peripheral switches to enter first.
No existe una fecha fija en la que la ruta del silicio termine de repente. IEEE proyecta escalado geométrico continuo hasta un semipaso metálico de 8 nm en 2028, seguido por más apilamiento desde 2031. Imec espera que los FET complementarios de silicio sostengan su hoja de ruta hasta cerca de 2035. Eso deja espacio para que entren primero interruptores periféricos 2D más simples.
The evidence points to augmentation before replacement. Complementary 300 mm integration makes selective upper tiers credible, while stability problems still block production readiness. Silicon itself has a roadmap toward about 2035. The near-term decision is to pursue memory, logic and interconnect layers that add value without requiring every channel to change.
La evidencia apunta al aumento antes que al reemplazo. La integración complementaria de 300 mm vuelve creíbles los niveles superiores selectivos, mientras los problemas de estabilidad aún bloquean la preparación productiva. El propio silicio tiene una hoja de ruta hasta cerca de 2035. La decisión cercana es desarrollar capas de memoria, lógica e interconexión que añadan valor sin exigir el cambio de cada canal.
Short vertical connections can change the system more than replacing the transistor channel alone. A low-temperature 2D stack reached 62,500 connections per mm².
Imec, ASML and TSMC demonstrated a scalable process for n-type and p-type 2D transistors on a 300 mm wafer. imec
The 2026 process placed both transistor types at a 50 nm contacted pitch, an industry-relevant lab-to-fab milestone. imec
The 2026 300 mm integration reported 94% of fabricated devices meeting operational criteria. imec, ASML and TSMC
In 2023, 300 mm WSe2 p-type devices reached 200 µA/µm, while larger grains produced up to 10 times more current. IEEE
A stacked 2D sensor-compute process delivered 62,500 connections per square millimetre below 200 °C and reduced device separation to 50 nm. Nature Electronics
A full-featured 2D NOR flash chip paired a 2D memory core with CMOS control and achieved 94.34% yield in full-chip testing. Nature
Large MoS2 memory crossbars integrated up to 2,048 transistors per array with more than 92% yield and write energy near 0.2 fJ. Nature Communications
A wafer-scale processor integrated 1,024 monolayer MoS2 memory transistors into a 32 by 32 vector-matrix multiplier. Nature Electronics
A stacked silicon-MoS2 embedded memory delivered 6,000 seconds of retention and 5 ns access while doubling modeled integration density. Nature Communications
Researchers vertically integrated six transistor and memristor layers into a monolithic 2D system that performed artificial-intelligence tasks. Nature Materials
An IEEE analysis estimated that 2D monolithic integration could exceed TSV-based 3D integration density by more than 10 times. IEEE
The argument
Separate models put the opportunity near 20% faster processing and 40% lower energy.
The density prize could be enormous, but this figure remains a contested engineering estimate.
The wafer size stayed constant while the manufacturing task advanced from modules to complementary integration.
The question has moved from whether 2D transistors can exist to whether they can be integrated repeatedly.
Complementary integration matters because useful logic needs both n-type and p-type devices at compatible geometry.
Analysis: the benchmark moves from 60 nm to 50 nm, exactly -16.666666666666664%.
This research is published in English and Spanish. Ver en español
La investigación detrás de esta presentación
Las conexiones verticales cortas pueden cambiar el sistema más que reemplazar únicamente el canal del transistor. Una pila 2D de baja temperatura alcanzó 62.500 conexiones por mm².
Imec, ASML y TSMC demostraron un proceso escalable para transistores 2D de tipo n y p en una oblea de 300 mm. imec
El proceso de 2026 colocó ambos tipos de transistor con un paso contactado de 50 nm, un hito relevante del laboratorio a la fábrica. imec
La integración de 300 mm de 2026 informó que el 94% de los dispositivos fabricados cumplió los criterios operativos. imec, ASML and TSMC
En 2023, los dispositivos tipo p de WSe2 en 300 mm alcanzaron 200 µA/µm, mientras los granos mayores produjeron hasta 10 veces más corriente. IEEE
Un proceso 2D apilado de sensores y cómputo logró 62.500 conexiones por milímetro cuadrado por debajo de 200 °C y redujo la separación a 50 nm. Nature Electronics
Un chip flash NOR 2D completo combinó un núcleo de memoria 2D con control CMOS y logró un rendimiento del 94,34% en pruebas del chip completo. Nature
Grandes matrices de memoria de MoS2 integraron hasta 2.048 transistores por matriz, con más del 92% de rendimiento y energía de escritura cercana a 0,2 fJ. Nature Communications
Un procesador a escala de oblea integró 1.024 transistores de memoria monocapa de MoS2 en un multiplicador matricial de 32 por 32. Nature Electronics
Una memoria integrada apilada de silicio y MoS2 logró 6.000 segundos de retención y acceso de 5 ns, mientras duplicó la densidad de integración modelada. Nature Communications
Investigadores integraron verticalmente seis capas de transistores y memristores en un sistema 2D monolítico que realizó tareas de inteligencia artificial. Nature Materials
Un análisis de IEEE estimó que la integración monolítica 2D podría superar por más de 10 veces la densidad de la integración 3D basada en TSV. IEEE
El argumento
Modelos separados sitúan la oportunidad cerca de un 20% más de velocidad y un 40% menos de energía.
El premio de densidad podría ser enorme, pero esta cifra sigue siendo una estimación de ingeniería en disputa.
El tamaño de oblea permaneció constante mientras la fabricación avanzó de módulos a integración complementaria.
La pregunta pasó de si pueden existir transistores 2D a si pueden integrarse de forma repetible.
La integración complementaria importa porque la lógica útil necesita dispositivos tipo n y p con geometría compatible.
Análisis: la referencia pasa de 60 nm a 50 nm, exactamente un -16,666666666666664%.
Esta investigación se publica en inglés y español. Read in English
